verilog2vhdl

verilog2vhdl είναι ένα βοηθητικό πρόγραμμα που έχει αναπτυχθεί για εκείνους που θέλουν να μετατρέψουν ένα υπάρχον σχέδιο Verilog σε VHDL & nbsp?. Το παραγόμενο VHDL δεν μπορεί να λειτουργήσει ως έχει και μπορεί να απαιτούν κάποια χειροκίνητη διόρθωση για τη διασφάλιση της VHDL τύπο δεδομένων που να ταιριάζουν. Αυτό έχει αναπτυχθεί σε Java (1.6.x), προκειμένου να καταστεί ανεξάρτητη πλατφόρμα και ομαδοποιούνται ως ένα εκτελέσιμο αρχείο JAR. Κάντε κλικ εδώ για να κατεβάσετε αυτό το ελεύθερο μεταφραστή για την πλατφόρμα Linux και κάντε κλικ εδώ για να το κατεβάσετε για τα Windows.
Χρήση:
verilog2vhdl -σε simple_and.v -Top simple_and_top -out simple_and.vhd
Ή
Java -jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -σε simple_and.v -Top simple_and -out output.vhd
Υπάρχουν και άλλες, όπως διακόπτες -only_entity να δημιουργήσετε ακριβώς την οντότητα correspomding στην καθορισμένη κορυφή. Ομοίως, υπάρχει -only_component να δημιουργήσετε ένα συστατικό δήλωση που αντιστοιχεί στην καθορισμένη μονάδα

Απαιτήσεις :.

• Java 2 Standard Edition Runtime Environment